應(yīng)屆畢業(yè)生
學(xué)歷不限
2026-03-30 21:38:29
3714人關(guān)注
職位描述
該職位還未進(jìn)行加V認(rèn)證，請仔細(xì)了解后再進(jìn)行投遞！
崗位職責(zé)：
1. 負(fù)責(zé)芯片及相關(guān)邏輯模塊的規(guī)格定義，邏輯設(shè)計(jì)，RTL代碼編寫，仿真驗(yàn)證，可測性設(shè)計(jì)；
2. 負(fù)責(zé)芯片邏輯集成，前端的綜合、時(shí)序分析，仿真及與后端交互；
3. 負(fù)責(zé)全芯片的混合仿真及相關(guān)環(huán)境建立；
任職要求：
1.碩士及以上學(xué)歷，微電子，電子工程及其相關(guān)專業(yè)；
2.五年以上數(shù)字IP和SoC設(shè)計(jì)相關(guān)經(jīng)驗(yàn)，有28nm, 40nm, 90nm等工藝流片經(jīng)驗(yàn)優(yōu)先；
3. 精通Verilog和C語言，了解各種硬件邏輯結(jié)構(gòu)和相關(guān)驗(yàn)證方法；
4. 熟練掌握各種前端SoC設(shè)計(jì)EDA工具，具有一定的文檔編輯和處理能力
5. 具有DDR4、ECC和memory BIST等相關(guān)經(jīng)驗(yàn)者優(yōu)先；
6. 具有良好的溝通能力和團(tuán)隊(duì)精神.
1. 負(fù)責(zé)芯片及相關(guān)邏輯模塊的規(guī)格定義，邏輯設(shè)計(jì)，RTL代碼編寫，仿真驗(yàn)證，可測性設(shè)計(jì)；
2. 負(fù)責(zé)芯片邏輯集成，前端的綜合、時(shí)序分析，仿真及與后端交互；
3. 負(fù)責(zé)全芯片的混合仿真及相關(guān)環(huán)境建立；
任職要求：
1.碩士及以上學(xué)歷，微電子，電子工程及其相關(guān)專業(yè)；
2.五年以上數(shù)字IP和SoC設(shè)計(jì)相關(guān)經(jīng)驗(yàn)，有28nm, 40nm, 90nm等工藝流片經(jīng)驗(yàn)優(yōu)先；
3. 精通Verilog和C語言，了解各種硬件邏輯結(jié)構(gòu)和相關(guān)驗(yàn)證方法；
4. 熟練掌握各種前端SoC設(shè)計(jì)EDA工具，具有一定的文檔編輯和處理能力
5. 具有DDR4、ECC和memory BIST等相關(guān)經(jīng)驗(yàn)者優(yōu)先；
6. 具有良好的溝通能力和團(tuán)隊(duì)精神.
注：聯(lián)系我時(shí)，請說是在無錫人才網(wǎng)上看到的。
工作地點(diǎn)
地址：無錫無錫高新區(qū)（新吳區(qū)）無錫市新吳區(qū)國家軟件園天鵝座
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