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職責(zé)描述：
1. 負責(zé)芯片封裝全流程物理實現(xiàn)，涵蓋FCBGA、Chiplet等封裝類型的Bump/Ball Map規(guī)劃、基板疊層設(shè)計、元器件布局與布線工作。
2. 主導(dǎo)封裝Layout設(shè)計，嚴格遵循基板廠與封裝廠工藝規(guī)則，優(yōu)化線寬、間距、焊盤布局等關(guān)鍵參數(shù)，保障量產(chǎn)可行性。
3. 協(xié)同SIPI（SI/PI）、熱仿真團隊開展協(xié)同優(yōu)化，針對高速接口優(yōu)化布線拓撲，提升信號完整性與電源分配網(wǎng)絡(luò)（PDN）穩(wěn)定性，規(guī)避EMI風(fēng)險。
4. 負責(zé)封裝設(shè)計規(guī)則檢查（DRC）、電氣驗證及數(shù)據(jù)完整性校驗，輸出Gerber、ODB 等投板文件，對接基板廠完成EQ文件確認與TRA/DFM評審。
5. 參與封裝方案選型與前期評估，制定Layout設(shè)計規(guī)范。
6. 支撐量產(chǎn)階段技術(shù)問題排查，協(xié)助解決封裝廠反饋的相關(guān)問題，保障產(chǎn)品良率。

崗位要求：
1、學(xué)歷專業(yè)：本科及以上學(xué)歷，微電子、電子工程、材料科學(xué)、電子封裝技術(shù)等相關(guān)專業(yè)；
2、工作經(jīng)驗：5年以上封裝Layout設(shè)計經(jīng)驗、有先進工藝芯片封裝量產(chǎn)經(jīng)驗者優(yōu)先。
3、技能要求：
（1）工具精通：熟練使用Cadence Allegro Package Designer（APD/SIP）、Mentor Xpedition等主流EDA工具，能獨立完成8層以上基板Layout設(shè)計與投板。
（2）專項經(jīng)驗：有車規(guī)芯片（AEC-Q100）、高算力芯片或系統(tǒng)級封裝Layout經(jīng)驗者優(yōu)先；熟悉Python/Tcl/Skill腳本開發(fā)，能實現(xiàn)設(shè)計流程自動化者加分。